新闻速看Ultra37000 CPLD系列5V、3.3V、ISR?高性能CPLD

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?系统内可重编程?（ISR?）CMOSCPLD
--JTAG接口可重新配置
--变更不会导致引脚变化
--变更不会导致时间变更
?高密度
--32至2个宏蜂窝
--32至264个输入输出引脚
--五个专用输入，包括四个时钟引脚
?简单的计时模型
--扇出延迟
--扩展器延迟
--专用与IO引脚延迟
--源互调额外延迟
--使用完整的16个产品条款不会受到处罚
--指导或分享产品条款没有延误
?33V和5V版本
?PCI兼容
?所有IO上的可编程总线保持功能
?智能产品术语分配器提供：
--0到16个产品术语到任何宏单元
--基于个人的产品术语指导
--本地宏蜂窝之间的产品术语共享
?灵活的时钟
--每个设备四个同步时钟
--产品术语时钟
--每个逻辑块的时钟极性控制
?在所有密度下提供一致的封装引脚
--简化迁移
--33V和50V设备的引脚相同
?套餐
--PLCC、CLCC、PQFP、TQFP、CQFP、BGA和精细间距BGA封装中的44至400根引线
一般说明
Ultra37000?系列CMOSCPLD提供了一系列高密度可编程逻辑解决方案，具有与伦比的系统性能。Ultra37000系列旨在提高22V10到高密度CPLD的灵活性、易用性和性能。该架构基于由可编程互连矩阵（PIM）连接的多个逻辑块。每个逻辑块都有自己的积项数组、积项分配器和16个宏单元。源互调将来自逻辑块输出和所有输入引脚的信号分配到逻辑块输入。
所有Ultra37000设备都是电可擦除和InSystem可重新编程（ISR）的，这简化了和制造流程，从而降低了成本。ISR功能提供了重新配置设备的能力，而需因引脚或时序变化而进行更改。CypressISR功能通过符合JTAG标准的串行接口现。数据分别通过TDI和TDO引脚移入和移出。由于Ultra37000设备的超级可腐蚀性和简单的时序模型，ISR允许用户更改现有的逻辑，同时固定引脚分配并保持系统性能。
整个系列具有用于ISR和边界扫描的JTAG，并与PCI本地总线规范兼容，满足电气和时序要求。Ultra37000系列在所有IO上都具有用户可编程的总线保持功能。
Ultra3700050V设备
Ultra37000设备使用5V电源运行，可以支持5V或33V的IO电平。VCCO连接提供了连接到5V或33V总线的能力。通过将VCCO引脚连接到5V，用户可以确保输出端的TTL电平为5V。如果VCCO连接到33V，则输出电平设置为33VJEDEC标准CMOS电平，并且具有5V容差。这些设备需要5VISR编程。
Ultra37000V33V设备
使用33V电源的设备需要所有VCCO引脚上的33V，从而降低了设备的功耗。这些设备支持33VJEDEC标准CMOS输出电平，并具有5V容差。这些设备允许33VISR编程。
Ultra37000系列的体系结构概述
可编程互连矩阵
PIM由一个完整的全局路由矩阵组成，用于来自IO引脚的信号和来自逻辑块的反馈。PIM提供了极其强大的互连，以避免装配和密度限制。
PIM的输入由逻辑块内的所有IO和专用输入引脚以及所有宏单元反馈组成。PIM输入的数量随着引脚数量和逻辑块数量的增加而增加。源互调的输出是路由到适当逻辑块的信号。每个逻辑块从PIM及其补码接收36个输入，允许在设备的单次通过中现32位操作。逻辑块的大量输入也提高了Ultra37000系列的路由容量。
源互调的一个重要特征是其简单的定时。每个设备的定时规范中都考虑了通过PIM的传播延迟。通过PIM没有额外的延迟。事上，所有输入都通过源互调传输。因此，Ultra37000设备上没有依赖于路由的定时参数。所有适用的Ultra37000规格中都包含了比较坏的PIM延迟。
通过源互调路由信号对用户来说是完全不可见的。所有布线均由软件完成，需手动布线。Warp和第方开发包在几分钟内自动为Ultra37000系列路线。比较后，Ultra37000系列丰富的布线资源可以在保持固定引脚分配的同时适应比较后一刻的逻辑更改。
逻辑块
逻辑块是Ultra37000体系结构的基本构建块。它由一个乘积项数组、一个智能乘积项分配器、16个宏单元和多个IO单元组成。IO单元的数量因所使用的设备而异。
产品术语数组
每个逻辑块都有一个72x87的可编程productterm阵列。该阵列接受来自PIM的36个输入，这些输入来自宏蜂窝反馈和设备引脚。生成每个输入的ActiveLOW和ActiveHIGH版本，以创建完整的72输入字段。数组中的87个productterms可以从72个输入中的任何一个创建。
在87个产品术语中，80个用于逻辑块中16个宏单元的通用用途。逻辑块中剩下的七个产品项中有四个是输出使能（OE）产品项。每个OE产品术语控制多达8个宏单元，并且可以在单个宏单元的基础上进行选择。换句话说，每个IO单元可以在两个OE乘积项中选择一个来控制输出缓冲器。这四个OE产品术语中的前两个可用于逻辑块中IO宏单元的上半部分。其他两个OE乘积项可用于逻辑块中IO宏单元的下半部分。
每个逻辑块中的下两个乘积项是专用同步集和异步重置乘积项。比较终的产品术语是产品术语时钟。置位、复位、OE和乘积项时钟具有极性控制，可在阵列中一次性现OR功能。
低功耗选项
每个逻辑块都可以在高速模式下运行以获得关键路径性能，也可以在低功耗模式下运行，以现节能。逻辑块模式由用户在逐逻辑块的基础上设置。
积项分配器
通过乘积项分配器，软件根据需要在逻辑块中的16个宏单元之间自动分配乘积项。本地产品术语数组中总共有80个产品术语。产品术语分配器在不影响性能的情况下提供了两种重要功能：产品术语指导和产品术语共享。
产品术语指导
产品术语指导是根据需要将产品术语分配给宏单元的过程。例如，如果一个宏单元需要十个产品术语，而另一个只需要个，则产品术语分配器将“引导”十个产品条款到一个宏细胞，个到另一个。在Ultra37000设备上，产品条款是单独制定的。0到16个产品术语之间的任何数字都可以被引导到任何宏单元。请注意，在特定宏单元未使用或用作输入寄存器的情况下，0乘积项是有用的。
产品条款共享
产品术语共享是在多个宏单元之间使用相同产品术语的过程。例如，如果多个输出在其方程中有一个或多个与其他输出共有的乘积项，则这些乘积项只编程一次。Ultra37000产品术语分配器以多种方式在四组输出宏单元之间共享。软件会自动利用这种能力——用户不必干预。
请注意，产品术语共享和产品术语指导都不会对产品的速度产生任何影响。Ultra37000设备的时序规格中已包含所有比较差情况下的转向和共享配置。
Ultra37000大细胞
在每个逻辑块内有16个宏单元。宏单元可以是IO宏单元，其中包括与IO引脚关联的IO单元，也可以是不连接到IO的埋入式宏单元。IO宏单元和埋入式宏细胞的组合因设备而异。
IO宏单元
IO宏单元支持与嵌入式宏单元相同的功能，但增加了IO功能。在宏单元的输出端，极性控制多路复用器可用于选择有效低或有效高信号。这具有允许在许多应用中发生显著逻辑减少的额外点。
Ultra37000宏单元具有从IO引脚输入路径到PIMs的反馈路径。这意味着，如果宏单元被埋入（仅在内部反馈），则相关的IO引脚仍可以用作输入。
所有IO上的总线保持功能
总线保持是流行的内部上拉电阻器的改进版本，是一种连接到引脚的弱锁存器，不会降低设备的性能。作为锁存器，当引脚处于高阻抗状态时，总线保持器会保持引脚的比较后状态，从而降低业务接口应用中的系统噪声。总线保持还允许未使用的设备引脚在板上保持未连接状态，这在原型过程中特别有用，因为人员可以在不切断与VCC或GND的迹线连接的情况下将新信号路由到设备。有关更多信息，请参阅应用程序说明“了解总线保持——CypressCPLD的一个功能”
可编程回转率控制
每个输出都有一个可编程的配置位，可以将输出转换速率设置为或慢。对于涉及满足FCC排放标准的，慢边提供了较低的系统噪声。对于需要非常高性能的，速边缘速率提供了比较大的系统性能。
输入时钟宏单元
计时
每个IO和埋入宏单元都可以访问四个同步时钟（CLK0、CLK1、CLK2和CLK3）以及一个同步乘积项时钟PTCLK。每个输入宏单元都可以访问所有四个同步时钟。
专用输入时钟
Ultra37000系列每个成员上的五个引脚仅指定为输入。Ultra37000设备有两种类型的专用输入：输入引脚和输入时钟引脚。用户可以使用四种输入选项：组合、注册、双重注册或锁存。如果选择了注册或锁定选项，则可以选择任何一个输入时钟进行控制。
输入时钟引脚的架构。与输入引脚一样，输入时钟引脚可以是组合的、注册的、双注册的或锁存的。此外，这些引脚为整个设备的时钟结构供电。输入端的时钟路径具有用户可配置的极性。
产品术语时钟
除了四个同步时钟外，Ultra37000系列还有一个用于异步时钟的产品术语时钟。每个逻辑块都有一个单独的产品术语时钟，可用于所有16个宏单元。每个产品术语时钟还支持用户可配置的极性选择。
时序模型
Ultra37000系列比较重要的特点之一是其计时简单。所有延迟都是比较坏的情况，系统性能不受所使用功能的影响。图5显示了高速模式下167MHz设备的真时序模型。对于组合路径，论使用多少逻辑，任何输入到任何输出都会产生65纳秒的比较坏情况延迟。对于同步系统，任何输入到输出宏单元的输入设置时间为35ns，块到输出时间也为40ns。这些测量适用于任何输出和同步时钟，论使用何种逻辑。
Ultra37000具有以下特点：
?扇出延迟
?扩展器延迟
?专用与IO引脚延迟
?源互调额外延迟
?使用0-16个产品术语不会受到处罚
?转向产品条款没有额外的延迟
?共享产品条款不会增加延迟
?路由延迟
?输出旁路延迟
JTAG和PCI标准
PCI合规性
Ultra37000的5V操作完全符合PCISpecialInterestGroup发布的PCILocal总线规范。33V产品满足所有PCI要求，但输出33V箝位除外，这与5V容差直接冲突。Ultra37000系列简单且可预测的定时型号确保了与关的PCIAC规范的合规性。
符合IEEE11491的JTAG
Ultra37000系列具有用于边界扫描和ISR的IEEE11491JTAG接口。